2025年6月8日至12日，超大規(guī)模集成電路研討會（Symposium on VLSI Technology and Circuits，簡稱VLSI）在日本京都成功舉辦。按照論文第一單位統(tǒng)計，北京大學(xué)集成電路學(xué)院共有12篇高水平學(xué)術(shù)論文入選，成為在本屆VLSI上國內(nèi)錄用論文最多的高校（technology部分全球高校第一）。研究成果覆蓋了先進(jìn)邏輯器件、新型感存算融合器件與GaN功率器件、以及電路設(shè)計與芯片研究等多個領(lǐng)域，相關(guān)內(nèi)容簡介如下：

一．先進(jìn)邏輯器件研究

1.倒裝堆疊晶體管的高密度集成驗證

當(dāng)前，晶體管微縮已接近物理極限，集成電路行業(yè)正積極探索3D堆疊晶體管和背面互連技術(shù)等新型架構(gòu)。然而，這些先進(jìn)技術(shù)面臨著高深寬比工藝難點(diǎn)以及設(shè)計復(fù)雜性等挑戰(zhàn)。倒裝堆疊晶體管（FFET）通過自對準(zhǔn)地背靠背堆疊正面（FS）NFET和背面（BS）PFET，并結(jié)合雙面電源/信號互連，可實現(xiàn)高密度的晶體管和互連線集成。在此基礎(chǔ)上，為獲得完整晶圓級集成結(jié)果，經(jīng)過一年多的打磨，北京大學(xué)吳恒研究員-黃如院士團(tuán)隊開發(fā)了一系列關(guān)鍵工藝模塊，包括晶圓鍵合、襯底減薄、背面溝道形貌優(yōu)化以及背面光刻對準(zhǔn)校正，成功獲得了FFET的關(guān)鍵正反面器件電性，并報道了世界首個背部集成的邏輯晶體管技術(shù)。實驗結(jié)果表明，正面NFET經(jīng)過翻轉(zhuǎn)表現(xiàn)良好，背面PFET性能優(yōu)異（最小溝長低至30 nm，SS=73.1 mV/dec，DIBL=24 mV，開關(guān)比達(dá)107），與正面NFET相當(dāng)。FFET還展現(xiàn)出天然分離柵結(jié)構(gòu)、約500 mV的多閾值電壓可調(diào)性以及實現(xiàn)雙面CMOS的能力，顯著優(yōu)于傳統(tǒng)的單片CFET。這些進(jìn)展驗證了FFET在工藝可實現(xiàn)性、設(shè)計靈活性和可擴(kuò)展性方面的巨大潛力，使其成為超越1納米邏輯節(jié)點(diǎn)的重要候選技術(shù)。 該工作以“ First Experimental Demonstration of Dual-sided N/P FETs in Filp FET (FFET) on 300 Mm Wafers for Stacked Transistor Technology in Sub-1nm Nodes”為題發(fā)表，是今年VLSI會議在先進(jìn)邏輯領(lǐng)域（advanced CMOS platform）國內(nèi)唯一錄用論文。博士生葛延棟和褚衍邦為共同學(xué)生第一作者，通訊作者是吳恒研究員和黃如院士。該研究成果獲得了臺積電、三星、應(yīng)用材料、IBM、IMEC等國際一線企業(yè)和研究機(jī)構(gòu)的廣泛關(guān)注。

2.面向亞1nm節(jié)點(diǎn)的倒裝堆疊晶體管演進(jìn)路線圖

倒裝堆疊晶體管（FFET）可以通過背靠背堆疊正反面n/p型器件，結(jié)合雙面供電/信號布局，展示了良好的集成密度與拓展?jié)摿?。作為一種可演進(jìn)的器件堆疊平臺，F(xiàn)FET具備從鰭式晶體管、環(huán)柵晶體管、叉形晶體管到互補(bǔ)堆疊晶體管的倒裝堆疊結(jié)構(gòu)的自然過渡能力。 在倒裝堆疊晶體管（FFET）器件實驗驗證的基礎(chǔ)上，北京大學(xué)吳恒研究員-黃如院士團(tuán)隊針對A2及以下工藝節(jié)點(diǎn)面臨的功耗、性能與面積（PPA）挑戰(zhàn)，提出了三代結(jié)構(gòu)創(chuàng)新：1）完全自對準(zhǔn)倒裝堆疊晶體管F3ET，實現(xiàn)正反面柵極的自對準(zhǔn)，提高設(shè)計靈活性并降低柵極互連電阻；2）基于叉形晶體管的完全自對準(zhǔn)倒裝堆疊晶體管F4ET，并結(jié)合嵌入式供電軌（embedded Power Rail）及背面接觸（Backside Contact），實現(xiàn)了極致2T標(biāo)準(zhǔn)單元設(shè)計；3）基于互補(bǔ)堆疊晶體管的倒裝堆疊晶體管CFFET，實現(xiàn)四層晶體管的終極堆疊。同時，研究還拓展至SRAM的微縮路徑，基于多種倒裝堆疊SRAM架構(gòu)方案，成功實現(xiàn)了FFET SRAM在A2節(jié)點(diǎn)下的同步縮放。該研究構(gòu)建出一套面向極限尺度的DTCO優(yōu)化路徑，驗證了FFET面向亞1nm先進(jìn)邏輯晶體管微縮的潛力。 該工作以“PPA Scaling of Flip FET Technology Down to A2 Node Enabled by Architecture Innovations”為題在集成電路領(lǐng)域頂級會議2025 VLSI Technology and Circuits Symposium會議上發(fā)表，博士生彭莞越、盧浩然為共同第一作者，吳恒研究員為通訊作者。

3.針對高能效計算的新型雙面垂直晶體管技術(shù)

當(dāng)前2nm水平圍柵器件即將大規(guī)模商用，但其也終將面臨水平微縮的物理瓶頸。垂直圍柵器件（VFET）受益于垂直方向的電流輸運(yùn)，可極大放寬水平微縮的尺寸限制，實現(xiàn)更高集成度；同時還可以進(jìn)一步減小寄生電容，提升整體電路能效。在人工智能時代的高能效計算（EEC）大背景下，其是后摩爾時代的有利候選技術(shù)之一。但源漏不對稱性、底部源漏引出造成的面積效率低等劣勢也制約了VFET的進(jìn)一步發(fā)展。 北京大學(xué)吳恒研究員-黃如院士團(tuán)隊提出了一種全新的雙面VFET（DSVFET）架構(gòu)，巧妙的將底部源漏和引出置于晶圓背部，并結(jié)合雙面電源和信號線的設(shè)計，可有效解決目前VFET的瓶頸問題。在此基礎(chǔ)上，通過多項新工藝技術(shù)開發(fā)，在世界上首次驗證了雙面VFET的原型器件結(jié)構(gòu)。還進(jìn)一步開展了全面的DTCO評估，所提出的DSVFET架構(gòu)在標(biāo)準(zhǔn)單元設(shè)計、芯片級別PPA等都顯著優(yōu)于FinFET，可節(jié)約39.8%的芯片面積，并實現(xiàn)15%的EDP收益，是未來高能效計算的有力競爭者。 該工作以“ First Demonstration of Symmetric Dual-sided Vertical FET (DSVFET) for Energy Efficient Computing (EEC): From Processes and Devices to Circuits”為題發(fā)表，第一作者是博士生劉煜，通訊作者是吳恒研究員。合作單位包含松山湖材料實驗室、華東師范大學(xué)、北京大學(xué)深圳研究生院、上海交通大學(xué)和復(fù)旦大學(xué)。

4.基于FinFET先進(jìn)工藝的低溫CMOS可靠性研究

低溫CMOS技術(shù)在高性能計算和量子計算中極具應(yīng)用潛力，然而與常溫相比，MOS器件在極低溫下存在更嚴(yán)重的熱載流子退化(HCD)的可靠性問題，成為制約其發(fā)展的關(guān)鍵瓶頸。同時低溫HCD與帶尾態(tài)等低溫器件物理效應(yīng)緊密關(guān)聯(lián)，導(dǎo)致其HCD呈現(xiàn)多物理機(jī)制耦合的特征，進(jìn)一步加大了對低溫可靠性研究的挑戰(zhàn)。針對以上問題，基于先進(jìn)FinFET工藝，北京大學(xué)王潤聲教授團(tuán)隊通過改進(jìn)表征方法，系統(tǒng)解耦了極低溫HCD的特性；首次在p型FinFET器件中觀測到了極低溫HCD過程中的顯著額外閾值電壓退化現(xiàn)象；通過原子級物理表征手段，發(fā)現(xiàn)了漏極Ge原子向溝道定向遷移的新機(jī)制；進(jìn)一步結(jié)合第一性原理計算，闡明了Ge遷移通過抑制帶尾態(tài)效應(yīng)而引入額外閾值電壓退化的物理機(jī)制；為厘清極低溫HCD特性，優(yōu)化低溫CMOS制造工藝奠定了基礎(chǔ)。該工作以“Towards Understanding Cryogenic Reliability in FinFETs under Hot Carrier Stress: New Findings on Ge Migration, and Impacts of Tail States Evolution”為題發(fā)表，文章第一作者是博士后董作院和博士生王子瑞，通訊作者為王潤聲教授、華東師范大學(xué)吳幸教授和中科院半導(dǎo)體研究所劉岳陽研究員。

二．新型感存算融合器件與GaN功率器件

1.高耐久高速度的三維堆疊NOR型鐵電場效應(yīng)晶體管陣列

存內(nèi)學(xué)習(xí)技術(shù)可支持高能效的并行計算和本地模型參數(shù)實時更新，對推進(jìn)邊端智能發(fā)展有重要意義。但這同時也對存儲器提出了更為嚴(yán)苛的需求，包括高密度、高速度、高耐久以及低功耗。新型三維堆疊NOR型鐵電場效應(yīng)晶體管（3D FeNOR）有潛力同時滿足上述需求，但面臨著耐久性差和擦除速度低的問題。針對這一挑戰(zhàn)，北京大學(xué)唐克超研究員-黃如院士團(tuán)隊提出并展示了一種綜合性能全面優(yōu)化的3D FeNOR陣列，其溝道面積微縮至0.007μm2，展現(xiàn)出1011的超高耐久、50ns的超快擦除速度以及良好的器件一致性。制備的3D FeNOR器件通過采用鐵電層與氧化物溝道的無中間層結(jié)構(gòu)，結(jié)合器件設(shè)計和操作方法優(yōu)化，在循環(huán)過程中抑制了氧空位缺陷的遷移和產(chǎn)生，有效提升了耐久性指標(biāo)，相較三維存儲器同期水平提升了4個數(shù)量級。另外，通過將3D FeNOR的溝道寬度和長度縮小，抑制了溝道滲流路徑的產(chǎn)生，實現(xiàn)了50ns的超快擦除速度。最后，團(tuán)隊結(jié)合電學(xué)測試、材料表征以及器件建模等系統(tǒng)性研究，揭示了耐久退化和擦除速度優(yōu)化的機(jī)理，為進(jìn)一步優(yōu)化器件性能提供了設(shè)計指導(dǎo)。該工作以“3D NOR-type FeFETs with Record Endurance of 1011, Fast Erase of 50 ns, and Immediate Read-After-Write for In-Memory Learning”為題發(fā)表，博士生周粵佳為第一作者，唐克超研究員為通訊作者。

2.面向點(diǎn)云神經(jīng)網(wǎng)絡(luò)的單片三維集成存內(nèi)計算芯片

點(diǎn)云神經(jīng)網(wǎng)絡(luò)（PNN）是點(diǎn)云數(shù)據(jù)處理領(lǐng)域的代表性算法，在自動駕駛等高實時性場景中應(yīng)用廣泛。然而，現(xiàn)有邊緣計算平臺在部署PNN時面臨多重技術(shù)挑戰(zhàn)：在硬件開銷方面，點(diǎn)云降采樣過程中高精度歐式距離計算復(fù)雜度高、硬件開銷大；在數(shù)據(jù)帶寬方面，傳統(tǒng)計算系統(tǒng)對原始點(diǎn)云數(shù)據(jù)和特征權(quán)重的訪問帶寬受限；在計算架構(gòu)方面，傳統(tǒng)階段式粗粒度架構(gòu)阻礙系統(tǒng)計算效率提升。針對上述挑戰(zhàn)，北京大學(xué)蔡一茂教授-黃如院士團(tuán)隊提出并研制了面向點(diǎn)云神經(jīng)網(wǎng)絡(luò)的混合單片三維集成（H-M3D）存內(nèi)計算芯片。通過三維堆疊異構(gòu)集成2T0C DRAM存算模塊與RRAM存算模塊，實現(xiàn)對PNN的高效支持。在計算單元層面，設(shè)計了2T0C DRAM與RRAM的協(xié)同計算單元，高效支持浮點(diǎn)型點(diǎn)云數(shù)據(jù)的轉(zhuǎn)換操作，可實現(xiàn)INT8-INT5的混合精度量化，同時滿足了系統(tǒng)對硬件開銷和網(wǎng)絡(luò)精度的要求。在處理架構(gòu)層面，提出了逐點(diǎn)式細(xì)粒度流水線處理架構(gòu)，對歐式距離算子和矩陣向量內(nèi)積算子進(jìn)行了深度存算優(yōu)化，有效提升了系統(tǒng)效率。與傳統(tǒng)處理芯片相比，H-M3D存內(nèi)計算原型芯片可實現(xiàn)1.51倍的速度提升和2.56倍的能效提升，為邊端高能效點(diǎn)云處理加速器的設(shè)計提供新的解決方案。該工作以“A Hybrid Monolithic 3D Integration of 2T0C DRAM and RRAM Chip for High-Precision In-Memory Point Cloud Acceleration with Ultra-Fine-Grained Dataflow”為題發(fā)表，博士生高一為第一作者，王宗巍研究員和蔡一茂教授為通訊作者。

3.首個基于FDSOI的像素內(nèi)計算圖像傳感器芯片

隨著物聯(lián)網(wǎng)技術(shù)的迅猛發(fā)展，邊緣端傳感器產(chǎn)生的數(shù)據(jù)量急劇增加。如何在終端設(shè)備中高效完成數(shù)據(jù)處理，已成為提升系統(tǒng)性能與能效的關(guān)鍵挑戰(zhàn)。近年來，在傳感器內(nèi)部實現(xiàn)特征提取等計算功能的“近傳感計算”理念逐漸興起，能夠有效減少數(shù)據(jù)傳輸需求，從而顯著降低能耗、延遲及帶寬壓力。針對傳統(tǒng)方案需借助外部電路或?qū)е孪袼孛娣e過大等問題，北京大學(xué)集成電路學(xué)院研究團(tuán)隊成功研制出一種基于FDSOI（全耗盡絕緣體上硅）單個晶體管的像素內(nèi)計算圖像傳感器。該器件結(jié)合了FDSOI晶體管的放大特性，實現(xiàn)了高達(dá) 5×105 A/W 的超高感光靈敏度。更重要的是，該器件的輸出信號同時受光照強(qiáng)度與漏極電壓調(diào)控，天然具備實現(xiàn)光-電乘法操作的能力，為像素級計算提供了物理基礎(chǔ)?；谶@一創(chuàng)新型器件，研究團(tuán)隊設(shè)計并成功制造出分辨率為 128×128 的圖像傳感器原型芯片，具備超過1000幀每秒的特征提取能力，并在實驗中展示了其在圖像壓縮等邊緣智能應(yīng)用中的實際潛力。該研究成果以題為 “First Demonstration of 1T FDSOI-based >1000fps Image Sensor with In-pixel Computing”發(fā)表，被評選為 Highlight Paper，并榮獲 Best Student Paper Award 提名。博士研究生唐楠與于貴海為該論文的共同第一作者，周正助理研究員與黃鵬研究員為共同通訊作者。

4.3kV GaN高壓集成電路技術(shù)

高壓集成電路芯片在消費(fèi)類電子、數(shù)據(jù)中心電源、新能源技術(shù)、電動汽車、電力傳輸?shù)阮I(lǐng)域有極大應(yīng)用前景。傳統(tǒng)的Si集成電路芯片工作電壓等級通常在600V以下。寬禁半導(dǎo)體GaN具有更高的臨界擊穿電場，有望大幅度提升集成電路芯片的工作電壓等級。然而，受限于動態(tài)電阻退化、表面電場聚集、工藝集成等難題，現(xiàn)階段的GaN集成電路芯片電壓等級通常在1200V以下。北京大學(xué)魏進(jìn)研究員團(tuán)隊研發(fā)了基于超結(jié)技術(shù)的3-kV GaN集成電路技術(shù)，攻克了上述系列難題，實現(xiàn)了高壓晶體管、高壓二極管、低壓晶體管/二極管、被動元件等的單芯片集成工藝，大幅度拓展了半導(dǎo)體集成電路芯片的工作電壓范圍。該工作以“3-kV GaN Smart Power Integration Platform for High-Power-Density Conversion Systems Using Charge-Balanced Superjunction Technology”為題發(fā)表，并被選為Demo paper在Reception session進(jìn)行現(xiàn)場演示。博士生楊俊杰為第一作者，魏進(jìn)研究員為通訊作者。

三．電路設(shè)計與芯片研究

1.基于隨機(jī)相位調(diào)制解調(diào)的極低雜散全數(shù)字鎖相環(huán)

分?jǐn)?shù)分頻全數(shù)字鎖相環(huán) (Fractional-N ADPLL) 在現(xiàn)代通信系統(tǒng)和雷達(dá)系統(tǒng)中被廣泛應(yīng)用。在基于分頻器的ADPLL中，常采用數(shù)字時間轉(zhuǎn)換器 (DTC) 來消除殘余相位誤差。然而DTC的非線性成為分?jǐn)?shù)雜散（fractional spurs）的主要來源。ADPLL中的雜散會導(dǎo)致若干問題，例如增加整體相位噪聲、違反頻譜模板限制以及降低誤差矢量幅度（EVM）性能。已有大量工作致力于降低分?jǐn)?shù)雜散，大多數(shù)工作分?jǐn)?shù)雜散水平在-60至-70dBc量級，均需要額外的校正手段，開銷大量硬件資源與時間資源。針對以上關(guān)鍵問題，北京大學(xué)廖懷林教授團(tuán)隊提出了利用偽隨機(jī)相位調(diào)制解調(diào)技術(shù)的免校準(zhǔn)全數(shù)字鎖相環(huán)，在國際上首次實現(xiàn)了全數(shù)字鎖相環(huán)噪底以下分?jǐn)?shù)雜散表現(xiàn)。團(tuán)隊提出的全數(shù)字鎖相環(huán)利用隨機(jī)相位調(diào)制解調(diào)技術(shù)，在無需校準(zhǔn)的情況下，將DTC非線性與控制碼周期性解耦，從原理上抑制分?jǐn)?shù)雜散產(chǎn)生，無需額外的存儲資源與時間資源開銷。此外，芯片利用重采樣技術(shù)實現(xiàn)在時間域上相位加和解調(diào)，恢復(fù)理想相位信息，無需額外增加鑒相器輸入范圍。該工作以“A calibration-free ADPLL with < -80 dBc fractional spur based on pseudo-random phase modulation”為題發(fā)表，文章第一作者是博士生張寧遠(yuǎn)，通訊作者為廖懷林教授。

2.面向AI處理器的分布式在線功耗管理技術(shù)

人工智能處理器能夠提高AI計算的性能和能效，但其大規(guī)模并行計算帶來了更嚴(yán)峻的功耗管理挑戰(zhàn)。目前AI處理器主要采用集中式板級供電調(diào)節(jié)，對于大規(guī)模設(shè)計而言，分布式功耗管理是一種頗具前景的方法。但在AI計算中仍面臨電壓下降、稀疏導(dǎo)致的電壓裕度冗余和電流分配不平衡的挑戰(zhàn)。針對上述挑戰(zhàn)，北京大學(xué)賈天宇研究員-葉樂教授團(tuán)隊提出了一種面向AI處理器的分布式在線學(xué)習(xí)稀疏感知的功耗管理技術(shù)。其采用事件驅(qū)動指數(shù)控制的分布式數(shù)字低壓差穩(wěn)壓器（DLDO）實現(xiàn)快速響應(yīng)；進(jìn)一步基于負(fù)載稀疏特性動態(tài)優(yōu)化DLDO的環(huán)路配置，以緩解電壓下降并提升能效；同時提出工作負(fù)載驅(qū)動的電流平衡機(jī)制，顯著提高了分布式DLDO的局部供電能力。相比現(xiàn)有技術(shù)，該方案實現(xiàn)了兩倍以上的電壓下降幅度減少，將AI處理器計算能效提升33%，或性能提升22%，展示了分布式功耗管理在魯棒高效AI計算中的應(yīng)用前景。該工作以“Distributed Power Management for 22nm AI Processor with Event-driven Exponential Dual-loop LDOs and Online Sparsity-Aware Droop Mitigation”為題發(fā)表，博士生董彥池和博士生劉學(xué)平為共同第一作者，通訊作者為賈天宇研究員和葉樂教授。

3.基于動態(tài)閉環(huán)放大器的流水線式SAR ADC芯片

在腦機(jī)接口、醫(yī)療成像等應(yīng)用領(lǐng)域中，需要高速高精度的ADC對多通道的模擬信號進(jìn)行輪詢數(shù)據(jù)讀出。流水線式SAR ADC通過級間放大器抑制后級的轉(zhuǎn)換錯誤，同時支持多級轉(zhuǎn)換并行進(jìn)行，因此有望同時滿足高速和高精度的性能需求，受到了研究者們的廣泛關(guān)注。流水線式SAR ADC的性能通常取決于級間放大器的設(shè)計，傳統(tǒng)閉環(huán)運(yùn)算放大器難以兼顧速度和能效，而新興的動態(tài)閉環(huán)放大器雖具備能效優(yōu)勢，但在高輸出擺幅場景下常面臨線性度不足等問題。針對上述挑戰(zhàn)，北京大學(xué)唐希源研究員團(tuán)隊提出了一種新型動態(tài)閉環(huán)放大器設(shè)計。該設(shè)計采用兩級放大結(jié)構(gòu)，前級為浮空跨導(dǎo)比例放大器，后級為基于電荷泵的浮空反相放大器，顯著拓展了閉環(huán)系統(tǒng)的主、次極點(diǎn)頻率范圍，提升了環(huán)路帶寬。通過引入浮空電荷泵技術(shù)，顯著改善了滿量程輸出擺幅下的增益線性度。同時，通過動態(tài)偏置機(jī)制對放大器管進(jìn)行工作狀態(tài)自適應(yīng)調(diào)節(jié)，進(jìn)一步提升系統(tǒng)的能效比，實現(xiàn)了高速度、高精度與高能效的綜合優(yōu)化。另外，該款芯片中還提出了一種基于系統(tǒng)斬波的自歸零技術(shù)。相比傳統(tǒng)自歸零方法，該技術(shù)在有效抑制閃爍噪聲的同時，避免了額外熱噪聲的引入，從而提升了ADC整體轉(zhuǎn)換精度。該工作以“An 88.8dB-SNDR 6-MS/s Pipelined SAR ADC with A Closed-Loop Dynamic Amplifier Featuring Highly-Linear Full-Scale Output Swing”為題發(fā)表，博士生王宗楠為論文第一作者，通訊作者為唐希源研究員。

4. 可配置的癲癇預(yù)測和檢測神經(jīng)網(wǎng)絡(luò)加速器

癲癇是一種由腦神經(jīng)元異常放電引發(fā)的慢性神經(jīng)系統(tǒng)疾病，全球患者人數(shù)超過6500萬。由于癲癇發(fā)作具有突發(fā)性和不可控性，患者時刻面臨著健康風(fēng)險?？纱┐髦悄茉O(shè)備對于癲癇患者在非醫(yī)院環(huán)境下的健康監(jiān)測至關(guān)重要。此類設(shè)備提供的長期實時癲癇發(fā)作監(jiān)測能顯著降低看護(hù)成本，同時提升患者的生活質(zhì)量。北京大學(xué)楊玉超教授團(tuán)隊開發(fā)了一種可配置的癲癇預(yù)測+檢測神經(jīng)網(wǎng)絡(luò)加速器PANDA。該研究提出了一種輕量級預(yù)測+檢測癲癇監(jiān)測框架，在保證高分類性能的同時實現(xiàn)了低計算復(fù)雜度。并通過采用時序神經(jīng)網(wǎng)絡(luò)分割技術(shù)，有效降低了計算延遲與計算量。加速器采用通道優(yōu)先、輸出固定數(shù)據(jù)流架構(gòu)，結(jié)合激活值跳零技術(shù)和通過統(tǒng)計信息優(yōu)化的權(quán)重緩存，顯著提升了加速器的能效。此外，通過自定義指令集設(shè)計，該加速器具備高度可配置性，可靈活支持不同神經(jīng)網(wǎng)絡(luò)的部署。該工作采用了65納米工藝進(jìn)行了流片驗證。在癲癇監(jiān)測任務(wù)中，芯片實現(xiàn)99%的靈敏度、0.43次/小時的誤報率，以及最高3.178TOPS/W的能效表現(xiàn)，達(dá)到國際領(lǐng)先水平。該工作以“PANDA: A 3.178 TOPS/W Reconfigurable Seizure Prediction ANd Detection Neural Network Accelerator for Epilepsy Monitoring”為題發(fā)表，并被選為Demo paper在Reception session進(jìn)行現(xiàn)場演示。博士生丘思遠(yuǎn)為論文的第一作者博士生，通訊作者為楊玉超教授、焦海龍長聘副教授和南方科技大學(xué)王文錦副教授。

以上論文的相關(guān)研究工作得到了國家基金委創(chuàng)新群體、國家重點(diǎn)研發(fā)計劃、國家杰出青年基金、國家高層次人次特殊支持計劃、國家自然科學(xué)基金、高等學(xué)校學(xué)科創(chuàng)新引智計劃等項目的資助，以及國家集成電路產(chǎn)教融合創(chuàng)新平臺、微納電子器件與集成技術(shù)全國重點(diǎn)實驗室、微電子器件與電路教育部重點(diǎn)實驗室、集成電路高精尖創(chuàng)新中心、集成電路科學(xué)與未來技術(shù)北京實驗室等基地平臺的支持。

集成電路學(xué)院學(xué)生匯報講演工作和獲獎情況

VLSI是超大規(guī)模集成電路和半導(dǎo)體器件領(lǐng)域里最頂尖的國際會議之一，是展現(xiàn)IC技術(shù)最新成果的重要窗口。該會議在國際集成電路/半導(dǎo)體器件的學(xué)術(shù)界以及工業(yè)界均享有很高的學(xué)術(shù)地位和廣泛影響，會議文章不僅需要學(xué)術(shù)上的創(chuàng)新，更需要體現(xiàn)成果的產(chǎn)業(yè)價值和技術(shù)前沿性。每年英特爾（Intel）、IBM、三星（Samsung）、IMEC和臺積電（TSMC）等國際知名半導(dǎo)體公司都在該會議上發(fā)布各自最新研究進(jìn)展。2025年VLSI會議的主題為“在超大規(guī)模集成電路的花園中耕耘：從創(chuàng)新的種子到蓬勃生長”，以下是集成電路學(xué)院參會師生和部分校友的合影。

部分參會北大師生及校友合影