隨著新一輪AI浪潮加速爆發(fā)，全球服務(wù)器市場(chǎng)持續(xù)繁榮，單臺(tái)服務(wù)器的配置和性能也在逐步提升。中金報(bào)告指出，服務(wù)器出貨量增加、AI服務(wù)器出貨占比擴(kuò)大，帶動(dòng)了內(nèi)存接口芯片需求上漲，與此同時(shí)，DDR5滲透率提升以及子代迭代速度快對(duì)配套內(nèi)存接口芯片及套片存在強(qiáng)需求。

作為CPU與硬盤之間的數(shù)據(jù)橋梁，內(nèi)存模組在存儲(chǔ)和讀取速度方面的速度，在一定程度上決定了計(jì)算機(jī)整體性能的強(qiáng)弱。所以說，“要想富，先修路”這個(gè)道理在芯片領(lǐng)域依舊成立。

內(nèi)存模組對(duì)于數(shù)據(jù)的處理能力影響了計(jì)算機(jī)的性能，而內(nèi)存接口IP的設(shè)計(jì)和演變則決定了前者數(shù)據(jù)讀取速度的快慢。

RAM存儲(chǔ)器技術(shù)的跨越

從SRAM到DDR5 SDRAM的演變

半導(dǎo)體制造工藝的不斷突破，從180納米、90納米到目前主流的28納米再到更先進(jìn)的工藝，為DDR SDRAM接口IP帶來了更高的集成度和更優(yōu)的性能。同時(shí)，市場(chǎng)競(jìng)爭(zhēng)、消費(fèi)者需求、國(guó)際標(biāo)準(zhǔn)化組織的規(guī)范更新，以及EDA工具的先進(jìn)支持，都在促進(jìn)DDR SDRAM接口IP的持續(xù)創(chuàng)新，以實(shí)現(xiàn)更高性能、更強(qiáng)可靠性和更高安全性，滿足關(guān)鍵應(yīng)用的高標(biāo)準(zhǔn)需求。

在存儲(chǔ)器技術(shù)的發(fā)展歷程中，SRAM（靜態(tài)隨機(jī)存取存儲(chǔ)器）率先登場(chǎng)，其起源可追溯至20世紀(jì)60年代末的美國(guó)。多家企業(yè)投身于SRAM技術(shù)的創(chuàng)新與制造，其中Intel公司以其商業(yè)化步伐領(lǐng)先，于1969年推出了劃時(shí)代的C3101型號(hào)SRAM產(chǎn)品——一款64位容量的存儲(chǔ)器芯片，霍尼韋爾公司（Honeywell）是其主要客戶。

DRAM（動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）的發(fā)展則得益于以其獨(dú)特的存儲(chǔ)機(jī)制——單個(gè)晶體管搭配電容的設(shè)計(jì)，實(shí)現(xiàn)了成本的顯著降低。相較于SRAM復(fù)雜的雙穩(wěn)態(tài)電路，DRAM在單位面積的存儲(chǔ)密度上取得了飛躍，加之其存儲(chǔ)單元無需持續(xù)供電，僅需周期性刷新即可維持?jǐn)?shù)據(jù)，這使得DRAM在功耗上也展現(xiàn)出巨大優(yōu)勢(shì)。這些特性推動(dòng)了DRAM的廣泛應(yīng)用和迅猛發(fā)展。

圖1：DRAM與SRAM電路結(jié)構(gòu)

數(shù)據(jù)顯示，在180納米至65納米的四種技術(shù)節(jié)點(diǎn)中，DRAM單元的面積維持在19至26平方微米（F^2）的范圍內(nèi)。相較之下，典型的SRAM單元面積則在120至150平方微米（F^2），其中F代表工藝的特征尺寸。

2022年，英特爾(lintel)和AMD兩大廠商的Alder Lake平臺(tái)和Zen 4平臺(tái)開始支持DDR5內(nèi)存，代表了與最初的SRAM相比，技術(shù)有了巨大飛躍。

SRAM與DDR5

SDRAM器件結(jié)構(gòu)革新和性能飛躍

如下，通過一張直觀的圖表，可以深入了解從最初的SRAM到現(xiàn)代DDR5 SDRAM的演變歷程。最初的SRAM顆粒，以其基礎(chǔ)的"16X4"陣列結(jié)構(gòu)，僅提供了64位的存儲(chǔ)能力，這在當(dāng)時(shí)的技術(shù)水平下，僅足夠容納8個(gè)英文字符或4個(gè)漢字。其工作頻率僅達(dá)到大約10MHz，是早期存儲(chǔ)技術(shù)的起點(diǎn)。然而，隨著技術(shù)的飛速發(fā)展，現(xiàn)代DDR5存儲(chǔ)器件的單芯片容量已經(jīng)實(shí)現(xiàn)了驚人的64Gbit存儲(chǔ)容量，而其輸入/輸出速率更是達(dá)到了8800Mbps的高峰，這一飛躍不僅展示了存儲(chǔ)技術(shù)的巨大進(jìn)步，也滿足了當(dāng)代高速數(shù)據(jù)處理的需求。

圖2：SRAM與DDR5 SDRAM顆粒內(nèi)部結(jié)構(gòu)對(duì)比

以上僅僅描述了存儲(chǔ)器芯片的一個(gè)顆粒（Chip）的結(jié)構(gòu)。在顆?；A(chǔ)上，形成內(nèi)存條（比如SIMM（單列直插內(nèi)存模塊）、DIMM（雙列直插內(nèi)存模塊）、RDIMM（Registered DIMM，寄存式雙列直插內(nèi)存模塊）），內(nèi)存條進(jìn)一步組合成更為復(fù)雜的模組（Memory kit），或許再搭配多通道用于PC或者服務(wù)器的母版（Matherboard），最終組成現(xiàn)代計(jì)算機(jī)復(fù)雜的內(nèi)存系統(tǒng)。

圖片以Kingston公司近期發(fā)布的KF556R36RBK8-256為例，這是一個(gè)8通道的R-DIMM內(nèi)存模組，每通道容量為32GB，總計(jì)達(dá)到驚人的256GB。256GB的容量意味著，如果全部用于緩存漢語文本數(shù)據(jù)，那么它能夠存儲(chǔ)約1350億個(gè)漢字，相當(dāng)于中文最長(zhǎng)小說字?jǐn)?shù)（500萬字）的數(shù)萬倍。AI訓(xùn)練時(shí)，每生成一個(gè)token需要把模型在內(nèi)存中讀出一遍，若256GB的內(nèi)存僅僅用于緩存AI大模型參數(shù)，假設(shè)每個(gè)參數(shù)占用1Byte，那么它能夠支持高達(dá)2700億個(gè)參數(shù)的AI模型訓(xùn)練，其數(shù)量超過了當(dāng)前最大的AI模型——僅130億參數(shù)。服務(wù)器領(lǐng)域的LRDIMM內(nèi)存，結(jié)合多Die堆疊設(shè)計(jì)，擁有40個(gè)顆粒的LRDIMM內(nèi)存最大容量將達(dá)到8GB x 8次 x 40個(gè)顆粒=2560GB=2TB，再進(jìn)一步，成千上萬的服務(wù)器組成的龐大算力集群，無疑將對(duì)海量數(shù)據(jù)緩存應(yīng)用提出巨大需求。此時(shí)，內(nèi)存接口芯片在這些應(yīng)用中發(fā)揮的關(guān)鍵作用變得尤為重要。

圖3：典型服務(wù)器的數(shù)據(jù)緩存子系統(tǒng)

DDR SDRAM接口IP

技術(shù)迭代

SDRAM（同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器），作為DRAM內(nèi)存技術(shù)的一個(gè)分支，自20世紀(jì)70年代起便開啟了其演進(jìn)之旅。從最初的SDR SDRAM起步，技術(shù)不斷革新，直至今日的DDR5 SDRAM，以及即將問世的DDR6 SDRAM，還衍生出了多樣化的分支，以滿足不同應(yīng)用場(chǎng)景的需求。例如，LPDDR系列專為移動(dòng)設(shè)備設(shè)計(jì)，以低功耗為特點(diǎn)；GDDR系列則針對(duì)顯卡和GPU，提供卓越的圖形處理性能；HBM和UCIe技術(shù)則為數(shù)據(jù)中心、自動(dòng)駕駛、人工智能推理和訓(xùn)練等高端應(yīng)用提供了高容量、高帶寬和低延遲的解決方案。

若從速率的角度，我們可以概括出每一代內(nèi)存芯片的速率參數(shù)如下。（其中，"module name"是廠商代表內(nèi)存模塊的名稱或標(biāo)識(shí)，同時(shí)指示內(nèi)存條的規(guī)格和性能特征）

同步于DDR器件的發(fā)展，DDR高速接口IP作為DDR器件的控制部分，DDR高速接口IP的演進(jìn)過程中其Feature支持DDR的是四個(gè)“更”：更大的容量、更快的速率、更可靠的數(shù)據(jù)和更高的能效。

圖4：DDR4到DDR5的演進(jìn)

通過改良工藝，優(yōu)化存儲(chǔ)單元陣列的組織結(jié)構(gòu)和組織方式，每一代的容量都有至少翻倍的增加。每一代DDR IO接口速率以及數(shù)據(jù)的Burst Length（突發(fā)傳輸長(zhǎng)度）都有翻倍的增加，精細(xì)的顆粒度劃分、Bank Group、Bank和陣列的結(jié)構(gòu)優(yōu)化，使得DRAM器件需要的precharge（預(yù)充電）和refresh（刷新）操作的時(shí)序開銷得到有效的控制，從而提升有效傳輸?shù)乃俾省?/p>

在演進(jìn)過程中，越來越精準(zhǔn)的時(shí)序單元方案、高精度的校準(zhǔn)Training算法設(shè)計(jì)、精細(xì)有效的單元電路參考電壓設(shè)計(jì)、各種數(shù)據(jù)錯(cuò)誤檢測(cè)以及數(shù)據(jù)校正方案被引入。比如PAR（parity check）、CRC（循環(huán)冗余校驗(yàn)，Cyclic Redundancy Check）校驗(yàn)可以及時(shí)報(bào)告異常，再如ECC（錯(cuò)誤校正碼，Error-Correcting Code）可以在一定程度下修復(fù)錯(cuò)誤的數(shù)據(jù)比特位，高速場(chǎng)景中引入DFE（Decision Feedback Equalization）等，使得數(shù)據(jù)在高速傳輸過程中對(duì)抗串?dāng)_、電磁干擾，保證信號(hào)完整性。

隨著DDR技術(shù)的迭代，從最初的DDR到現(xiàn)在的DDR5，每一代的操作變得更加靈活高效。DDR5在Refresh操作上引入了Same Bank Refresh，采用了更高效、更智能的刷新算法，包括溫度傳感器監(jiān)測(cè)補(bǔ)償和獨(dú)立的電源管理，減少了刷新等待的延遲，提高了通道利用率，降低了性能開銷。同時(shí)，更低的工作電壓進(jìn)一步提升了能效比。這一演進(jìn)過程不僅展示了DDR內(nèi)存芯片在技術(shù)挑戰(zhàn)中的持續(xù)成長(zhǎng)，也彰顯了DDR接口芯片作為橋接部分在技術(shù)創(chuàng)新中的重要作用。

牛芯半導(dǎo)體

DDR技術(shù)的創(chuàng)新和突破

牛芯半導(dǎo)體在DDR技術(shù)不斷演進(jìn)的歷程中，緊跟行業(yè)發(fā)展趨勢(shì)，致力于自主研發(fā)DDR PHY&MAC的全面解決方案。牛芯半導(dǎo)體在每一代DDR協(xié)議的演進(jìn)中都展現(xiàn)出了積極的投入和顯著的突破，實(shí)現(xiàn)了對(duì)現(xiàn)有DDR協(xié)議的全面兼容，包括DDR2/3/4/5和LPDDR2/3/4/4X/5等。

牛芯半導(dǎo)體的自研產(chǎn)品不僅可以確保對(duì)DDR接口協(xié)議的兼容性，同時(shí)也兼顧了信號(hào)完整性(SI)和電源完整性(PI)、訓(xùn)練算法以及高速DDR I/O的精密設(shè)計(jì)。在DDR4、LPDDR4或更高速度協(xié)議的實(shí)現(xiàn)中，引入了2D VREF Training技術(shù)，以尋找到數(shù)字眼圖裕量最大的設(shè)定，進(jìn)一步提升系統(tǒng)性能。同時(shí)，針對(duì)溫度和電壓的變化，可以自適應(yīng)進(jìn)行Delay line的實(shí)時(shí)補(bǔ)償，確保系統(tǒng)的穩(wěn)定與高效。

得益于在SerDes高速接口領(lǐng)域的深厚積累，牛芯半導(dǎo)體正將SerDes接口中使用的Tx FFE（前向反饋均衡）和Rx DFE（判決反饋均衡）模塊逐步應(yīng)用到DDR技術(shù)中，不斷推動(dòng)創(chuàng)新的邊界。

牛芯半導(dǎo)體的DDR MC+DDR PHY combo IP在國(guó)內(nèi)外主流先進(jìn)工藝節(jié)點(diǎn)，如12/14/22/28nm上，均已成功通過驗(yàn)證測(cè)試。DDR4產(chǎn)品的最高速率可達(dá)3200Mbps，而LPDDR4/4X產(chǎn)品的最高速率可達(dá)4266Mbps。另外，近期已完成6400Mbps LPDDR5方案開發(fā)，并繼續(xù)推進(jìn)更高速率的DDR5方案，持續(xù)發(fā)力加速量產(chǎn)驗(yàn)證進(jìn)程，展現(xiàn)出在高速接口IP領(lǐng)域的強(qiáng)大實(shí)力和持續(xù)創(chuàng)新能力。

圖5：牛芯半導(dǎo)體DDR4測(cè)試眼圖

DDR5

技術(shù)突破與未來展望

值得關(guān)注的是，DDR接口技術(shù)的發(fā)展歷程一直緊密跟隨CPU處理器對(duì)帶寬需求的步伐。然而，隨著DDR5的出現(xiàn)，在某些應(yīng)用場(chǎng)景中，DDR5的帶寬性能超越了CPU處理器的需求。

CPU處理器的緩存體系中有個(gè)概念叫Cache line，對(duì)于X86架構(gòu)的CPU，它的Cache line大小是64Bytes，在DDR4協(xié)議中支持的Burst Length是8，對(duì)于位寬64bit的總線來說，一次Burst傳輸剛好是64Bytes的數(shù)據(jù)，與Cache line大小一致。然而DDR5支持的Burst Length是16，對(duì)于位寬64bit的總線來說一次Burst傳輸將是128 Bytes的數(shù)據(jù)，兩倍于Cache line大小。為了匹配這種差異，DDR5引入了sub-channel，將有效位寬64bit拆為兩個(gè)sub-channel，使得每個(gè)sub-channel的Burst傳輸?shù)臄?shù)據(jù)匹配CPU的Cache line，最大限度的發(fā)揮兩者的性能。sub-channel的設(shè)計(jì)，也可以說DDR5非常適合當(dāng)今流行的多核處理器架構(gòu)。

不過，盡管目前的DDR帶寬已經(jīng)很高，但由于現(xiàn)代計(jì)算機(jī)的演進(jìn)出現(xiàn)了越來越多的多核架構(gòu)，核數(shù)越來越多，因此按核數(shù)量折算之后，平均每個(gè)處理器核的帶寬并沒有富余，反而在當(dāng)下高性能計(jì)算、數(shù)據(jù)中心、AI訓(xùn)練等系統(tǒng)中，算力增長(zhǎng)需求遠(yuǎn)超內(nèi)存帶寬的增長(zhǎng)，內(nèi)存帶寬依然是整個(gè)計(jì)算機(jī)體系的瓶頸。

可見即將發(fā)布的DDR6 SDRAM技術(shù)，以及更長(zhǎng)遠(yuǎn)的未來展望，高速、高帶寬內(nèi)存技術(shù)的迭代與演進(jìn)不會(huì)停歇，DDR內(nèi)存芯片和DDR接口芯片將繼續(xù)扮演著重要角色。我們有理由相信，DDR接口技術(shù)將帶來更多創(chuàng)新，滿足未來電子設(shè)備對(duì)于內(nèi)存的嚴(yán)苛要求。

牛芯半導(dǎo)體也在為未來的DDR6技術(shù)進(jìn)行前期的預(yù)研和準(zhǔn)備，以確保在內(nèi)存技術(shù)領(lǐng)域的持續(xù)領(lǐng)先。通過不斷的技術(shù)創(chuàng)新和行業(yè)深耕，牛芯半導(dǎo)體致力于為客戶提供高性能、高可靠性的DDR解決方案，助力半導(dǎo)體行業(yè)的可持續(xù)發(fā)展。