截RigorFlow 芯片設(shè)計(jì)全流程管理軟件是一款用來提升整個(gè)項(xiàng)目設(shè)計(jì)效率和QoR的芯片全流程管理工具，簡明直觀的可視化界面幫助工程師提升工作效率以及工程質(zhì)量，同時(shí)也可以幫助管理者方便快速識(shí)別項(xiàng)目進(jìn)度和問題點(diǎn)，設(shè)計(jì)全流程管理同時(shí)也會(huì)方便團(tuán)隊(duì)跨部門協(xié)作以及設(shè)計(jì)師個(gè)人任務(wù)的數(shù)據(jù)提取和匯總展示。該工具支持客制化定制與優(yōu)化，兼容不同場(chǎng)景下的二次開發(fā)，助力芯片設(shè)計(jì)全流程管理標(biāo)準(zhǔn)化。該工具已得到知名大客戶認(rèn)可。

RigorCons時(shí)序約束簽核管理軟件

RigorCons時(shí)序約束管理軟件是一款用來約束并管理貫穿于數(shù)字芯片后端設(shè)計(jì)多個(gè)階段SDC的自動(dòng)化工具，該工具運(yùn)用日觀多年實(shí)踐經(jīng)驗(yàn)的約束條件來自動(dòng)并行檢查驗(yàn)證多個(gè)SDC，盡早發(fā)現(xiàn)每個(gè)SDC中的缺失和錯(cuò)誤，大幅減少人工審查SDC的時(shí)間，縮短迭代周期，避免流片造成的巨大損失，讓設(shè)計(jì)師們有更多的精力解決更棘手的問題。該工具包含五個(gè)核心引擎：基于規(guī)則（Rule-based)引擎，形式化（Formal-based)引擎，等價(jià)性（Equivalence)引擎，層次化（Hierarchical)引擎，時(shí)序預(yù)算（Timing Budgeting)引擎。該工具處理過4GB以上的SDC文件，已經(jīng)在大型客戶得到驗(yàn)證。

RigorDRC是一款全面DRC(Design Rule Check)設(shè)計(jì)規(guī)則檢查軟件，支持互連線，單元的設(shè)計(jì)規(guī)則檢查，支持先進(jìn)工藝節(jié)點(diǎn)的能力，運(yùn)行效率高于國外同類工具，更適宜于處理超大規(guī)模的版圖，包含友好的圖形界面工具，便于設(shè)計(jì)者快速修復(fù)發(fā)現(xiàn)設(shè)計(jì)違例之處。

RigorEMIR電源完整性分析簽核軟件

RigorEMIR是采用現(xiàn)代計(jì)算架構(gòu)，面向超大規(guī)模數(shù)字電路設(shè)計(jì)，提供signoff精度的功率，IR, EM等分析的電源可靠性解決方案。具備自主知識(shí)產(chǎn)權(quán)的高性能求解，分布式計(jì)算架構(gòu)，多物理模型仿真，結(jié)合RigorTime引擎，覆蓋從RTL到門級(jí)，全芯片，封裝的電源完整性分析，包括靜態(tài)/動(dòng)態(tài)EM/IR分析，并為用戶提供簡潔友好的可視化診斷界面，助力設(shè)計(jì)者提早發(fā)現(xiàn)設(shè)計(jì)可能的隱患，快速高效定位并修復(fù)。

RigorTime靜態(tài)時(shí)序分析簽核軟件

RigorTime是一款全方位靜態(tài)時(shí)序分析產(chǎn)品，旨在解決最先進(jìn)的時(shí)序要求，包括信號(hào)完整性（SI）分析、基于路徑的分析（PBA）、片上變化（LVF、OCV）、多模和多角分析（MMMC）、層次化分析等。RigorTime不僅僅是一個(gè)分析工具，它還與Rigor系統(tǒng)深度集成。通過靈活的腳本語言，將時(shí)序簽核與設(shè)計(jì)流程緊密結(jié)合，加快整個(gè)設(shè)計(jì)流程的時(shí)間收斂速度，大大提高設(shè)計(jì)收斂效率。