Cadence攜手臺(tái)積公司，推出經(jīng)過其 A16 和 N2P 工藝技術(shù)認(rèn)證的設(shè)計(jì)解決方案，推動(dòng) AI 和 3D-IC 芯片設(shè)計(jì)發(fā)展

作者：愛集微 12小時(shí)前

來源：Cadence楷登 #Cadence# #臺(tái)積公司# #楷登#

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中國上海，2025 年 5 月 23 日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布進(jìn)一步深化與臺(tái)積公司的長期合作，利用經(jīng)過認(rèn)證的設(shè)計(jì)流程、經(jīng)過硅驗(yàn)證的 IP 和持續(xù)的技術(shù)協(xié)作，加速 3D-IC 和先進(jìn)節(jié)點(diǎn)技術(shù)的芯片開發(fā)進(jìn)程。作為臺(tái)積公司 N2P、N5 和 N3 工藝節(jié)點(diǎn) IP 的領(lǐng)先供應(yīng)商，Cadence 持續(xù)為臺(tái)積公司生態(tài)系統(tǒng)提供卓越的 AI 驅(qū)動(dòng)設(shè)計(jì)解決方案，應(yīng)用涵蓋從小芯片（chiplet）、SoC 到先進(jìn)封裝及 3D-IC 等廣泛領(lǐng)域。這種深度合作涵蓋臺(tái)積公司 N2P 和 A16? 技術(shù)的認(rèn)證工具和流程，為基于臺(tái)積公司 A14 技術(shù)的相關(guān)合作奠定了基礎(chǔ)，并通過擴(kuò)展對臺(tái)積公司 3DFabric^? 設(shè)計(jì)和封裝的支持，進(jìn)一步釋放 3D-IC 的潛力。此外，基于現(xiàn)有 N3P 設(shè)計(jì)解決方案，Cadence 和臺(tái)積公司正擴(kuò)展面向最近推出的臺(tái)積公司 N3C 技術(shù)的工具認(rèn)證支持。

N2P 和 A16 AI 硅設(shè)計(jì)

Cadence 正憑借面向臺(tái)積公司先進(jìn) N2P 和 A16? 工藝技術(shù)的認(rèn)證工具和優(yōu)化 IP，推動(dòng) AI 芯片設(shè)計(jì)領(lǐng)域的創(chuàng)新。為鞏固其在內(nèi)存 IP 領(lǐng)域的領(lǐng)先地位，Cadence 推出面向 N2P、通過 TSMC9000 硅前認(rèn)證的 DDR5 12.8G IP。Cadence^? 數(shù)字、定制/模擬設(shè)計(jì)和熱分析解決方案已通過臺(tái)積公司 N2P 和 A16 技術(shù)認(rèn)證。結(jié)合雙方在 N2P 工藝 AI 驅(qū)動(dòng)數(shù)字設(shè)計(jì)解決方案方面的持續(xù)合作，包括對大語言模型（LLM）的運(yùn)用，這些技術(shù)進(jìn)展將有助于改善未來工藝節(jié)點(diǎn)的數(shù)字設(shè)計(jì)流程。

領(lǐng)先的汽車解決方案

高級駕駛輔助系統(tǒng)（ADAS）、自動(dòng)駕駛和軟件定義汽車的快速發(fā)展正推動(dòng)新一代應(yīng)用對先進(jìn)芯片的需求。Cadence 憑借其面向臺(tái)積公司 N5A 和 N3A 工藝的認(rèn)證 IP，正在加速這一技術(shù)發(fā)展過程。Cadence 的高性能設(shè)計(jì) IP 產(chǎn)品組合，包括 LPDDR5X-9600、PCI Express^?（PCIe^?）5.0、CXL 2.0、25G-KR 和 10G 多協(xié)議 SerDes，已針對汽車應(yīng)用進(jìn)行專門優(yōu)化。

擴(kuò)展和升級 3DFabric 解決方案

Cadence 為臺(tái)積公司 3DFabric^? 提供唯一完整的小芯片（chiplet）設(shè)計(jì)、封裝與系統(tǒng)分析解決方案。為滿足 AI 訓(xùn)練市場的需求，Cadence 正在擴(kuò)展其設(shè)計(jì) IP 產(chǎn)品組合，推出面向 3D-IC 設(shè)計(jì)、通過 TSMC9000 認(rèn)證的 IP，包括基于 N5/N4P 的HBM3E 9.6G、基于 N3P 的硅前 HBM3E 10.4G，以及 Universal Chiplet Express?（UCIe?）16G N3P 解決方案。此外，Cadence 的 HBM4 測試芯片已完成預(yù)流片準(zhǔn)備，為 CoWoS-L 鋪平了道路。

Cadence Integrity? 3D-IC Platform 現(xiàn)推出增強(qiáng)功能，通過 3Dblox 參考流程顯著提升結(jié)果質(zhì)量（QoR）與 3DIC 全流程質(zhì)量控制（QC），同時(shí)實(shí)現(xiàn)全局資源優(yōu)化、芯片封裝協(xié)同設(shè)計(jì)以及先進(jìn)多物理場收斂分析，包括靜態(tài)時(shí)序、電源壓降和熱分析。新增功能包括支持多小芯片（chiplet）設(shè)計(jì)的貫通結(jié)構(gòu)生成，以及用于端到端 3D-IC 規(guī)劃、分區(qū)和優(yōu)化的 AI 驅(qū)動(dòng)工具。

Cadence 的 Sigrity? X 技術(shù)和 Clarity? 3D Solver 還可通過與 Cadence Integrity? 3D-IC Platform 集成，實(shí)現(xiàn)基于 3Dblox 標(biāo)準(zhǔn)的信號與電源完整性（SIPI）分析的合規(guī)性自動(dòng)化檢查。這種集成流程可使 UCIe 和 HBM 通道的高速 S 參數(shù)提取和瞬態(tài)時(shí)域分析完全實(shí)現(xiàn)自動(dòng)化。此外，Cadence EMX^? Planar 3D Solver 通過了 N3 認(rèn)證，并且正在進(jìn)行 N2P 認(rèn)證，其仿真精度顯著提升，可滿足先進(jìn)節(jié)點(diǎn) IC 設(shè)計(jì)的嚴(yán)苛要求。

超越摩爾定律技術(shù)創(chuàng)新

利用持續(xù)的超越摩爾定律技術(shù)創(chuàng)新，Cadence 在不斷推動(dòng)技術(shù)擴(kuò)展的邊界。Cadence 的 Virtuoso^? Studio 現(xiàn)已支持模擬和射頻設(shè)計(jì)遷移，能夠以可持續(xù)的方式縮短先進(jìn)節(jié)點(diǎn)和射頻節(jié)點(diǎn)的設(shè)計(jì)周轉(zhuǎn)時(shí)間。而且，Cadence 正在推進(jìn)針對臺(tái)積公司緊湊型通用光電引擎（COUPE?）的設(shè)計(jì)解決方案，并通過 GPU 加速計(jì)算、性能增強(qiáng)的臺(tái)積公司云端設(shè)計(jì)，實(shí)現(xiàn)新一代效率提升。

“我們與臺(tái)積公司的合作突顯了 Cadence 的承諾，即推動(dòng)創(chuàng)新，助力客戶加快芯片設(shè)計(jì)”，Cadence 高級副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 說道，“通過提供經(jīng)過認(rèn)證的設(shè)計(jì)流程、經(jīng)過硅驗(yàn)證的 IP 以及對臺(tái)積公司 N2P、N3 和 N5 等先進(jìn)節(jié)點(diǎn)技術(shù)的支持，我們能支持設(shè)計(jì)人員開發(fā)跨越基礎(chǔ)架構(gòu) AI 和物理 AI 應(yīng)用（包括汽車）的領(lǐng)先解決方案。我們正攜手臺(tái)積公司推動(dòng)技術(shù)擴(kuò)展的邊界，實(shí)現(xiàn)新一代芯片設(shè)計(jì)和封裝的進(jìn)步。”

“我們與 Cadence 等開放創(chuàng)新平臺(tái)^?（OIP）合作伙伴的持久合作對于解決半導(dǎo)體設(shè)計(jì)中一些最復(fù)雜的挑戰(zhàn)來說至關(guān)重要”，臺(tái)積公司先進(jìn)技術(shù)業(yè)務(wù)開發(fā)處資深處長袁立本表示，“通過將臺(tái)積公司的先進(jìn)工藝和 3D 堆疊及封裝技術(shù)與 Cadence 的領(lǐng)先設(shè)計(jì)解決方案相結(jié)合，雙方的共同客戶能夠加快芯片設(shè)計(jì)，同時(shí)實(shí)現(xiàn)卓越的性能、功耗和面積優(yōu)化。我們將繼續(xù)共同推動(dòng)技術(shù)變革和創(chuàng)新的突破?！?/p>