中國上海，2025 年 7月 8日—楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布擴大與三星晶圓代工廠的合作，包括簽署一項新的多年期 IP 協(xié)議，在三星晶圓代工廠的 SF4X、SF5A 和 SF2P 先進節(jié)點中擴展 Cadence^?存儲器與接口 IP 解決方案的應用范圍。為深化持續(xù)的技術合作，雙方將利用 Cadence AI 驅動的設計解決方案，結合三星先進的 SF4X、SF4U 和 SF2P 工藝節(jié)點，為 AI 數(shù)據(jù)中心、汽車（包括高級駕駛輔助系統(tǒng)，ADAS）以及新一代 RF 連接應用提供高性能、低功耗的解決方案。

Cadence AI 驅動的設計解決方案以及全面的 IP 與硅解決方案組合，可顯著提升設計人員的生產(chǎn)力，并加快基于三星晶圓代工廠先進工藝的尖端系統(tǒng)級芯片、小芯片（chiplet）及 3D-IC 產(chǎn)品上市時間（TTM）。

“我們支持三星晶圓代工廠工藝節(jié)點上的各種 IP、子系統(tǒng)和小芯片（chiplet），最新簽訂的多年期 IP 協(xié)議進一步鞏固了雙方持續(xù)的合作關系，”Cadence 高級副總裁兼芯片解決方案事業(yè)部總經(jīng)理 Boyd Phelps 表示，“通過將 Cadence AI 驅動的設計與硅解決方案同三星的先進工藝相結合，我們正在為雙方的共同客戶提供打造創(chuàng)新產(chǎn)品所需的前沿技術，助力其產(chǎn)品更快上市?！?/p>

三星電子副總裁兼代工設計技術團隊負責人 Hyung-Ock Kim 補充道：“Cadence 從 RTL 到 GDS 的全套數(shù)字工具現(xiàn)已通過三星最新的 SF2P 工藝節(jié)點認證，支持 Hyper Cell 和 LLE 2.0 等先進技術。Cadence 還將與三星密切合作，利用 GPU 加速來支持模擬遷移、提升電源完整性，并改進 3D-IC 的熱分析和翹曲分析。此外，Cadence 與三星晶圓代工廠簽署的多年期協(xié)議將進一步擴展存儲器和接口 IP 解決方案，鞏固我們雙方的合作伙伴關系?！?/p>

擴充 IP 協(xié)議

Cadence 與三星晶圓代工廠新簽署了一項多年期協(xié)議，旨在為人工智能、高性能計算（HPC）和汽車應用提供先進的存儲器與接口 IP 解決方案。擴展后的 SF4X IP 產(chǎn)品組合包含 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express^?（PCIe^?）6.0/5.0/CXL 3.2、Universal Chiplet Interconnect Express^?（UCIe^?）-SP 32G 以及 10G 多協(xié)議 PHY（支持 USB3.x、DP-TX、PCIe 3.0 和 SGMII），配套的控制器 IP 可提供完整的子系統(tǒng)硅解決方案。專為汽車應用定制的 LPDDR5X-8533 PHY IP進一步完善了 SF5A IP 平臺解決方案，而新增的 32G PCIe 5.0 PHY 補充了現(xiàn)有的 SF2P 產(chǎn)品，旨在滿足領先 AI/HPC 客戶的需求。

數(shù)字全流程認證與先進數(shù)字技術開發(fā)

基于廣泛的設計與技術協(xié)同優(yōu)化（DTCO）項目，Cadence 數(shù)字全流程已通過最新的三星 SF2P 工藝節(jié)點認證，包括三星 Hyper Cell 方法學。此外，Cadence 還實現(xiàn)了對三星Local Layout Effect（LLE）時序精度的支持。雙方還就下一代工藝節(jié)點的 DTCO 項目展開合作。

Cadence Pegasus^? Verification System 已通過三星 SF2P 及其他三星節(jié)點的認證。Cadence 物理驗證流程經(jīng)過優(yōu)化，依靠大規(guī)?？蓴U展性幫助雙方的共同客戶實現(xiàn)簽核精度與運行時間目標，從而加速產(chǎn)品上市。

模擬設計遷移

Cadence 與三星晶圓代工廠成功實現(xiàn)了基于模擬單元的 4 納米 IP 向先進 2 納米工藝節(jié)點的自動化遷移，在保持功能與設計意圖的同時實現(xiàn)更快的周轉時間。此次遷移凸顯了技術擴展與 IP 復用在節(jié)省時間與開發(fā)成本方面的重要性，并為未來跨不同工藝節(jié)點遷移模擬單元及其他 IP 奠定了基礎。

射頻芯片/封裝協(xié)同設計參考流程合作

Cadence 與三星晶圓代工廠還基于三星 14 納米 FinFET 工藝，成功展示了面向下一代毫米波應用的前端模塊（FEM) /天線封裝（AiP）協(xié)同設計完整流程。從初始系統(tǒng)級預算規(guī)劃，到 RFIC/封裝協(xié)同設計、分析及版圖后驗證在內的芯片/模塊開發(fā)各個階段的設計數(shù)據(jù)管理流程得到簡化，加快了設計周轉時間。

3D-IC 電源完整性

Cadence 與三星合作開發(fā)了覆蓋全流程的 3D-IC 電源完整性分析方法，涵蓋從早期探索到最終簽核的完整流程，采用了先進的 Cadence EDA 工具，包括 Voltus^? InsightAI、Innovus^? Implementation System 以及 Integrity^? 3D-IC Platform。針對采用三星 SF2 工藝節(jié)點的高速 CPU 芯片，Voltus InsightAI 實現(xiàn)了 80%-90% 的 IR 壓降違例修復，同時對時序和功耗幾乎沒有影響，充分展示了其平衡電源完整性與性能需求的能力。