2025年7月9日,奎芯科技首款標準封裝32Gbps UCIe IP解決方案成功通過硅驗證,該方案在基板(substrate)上實現(xiàn)了25mm的長距離互連,并集成完整的控制器(Controller)與物理層(PHY)IP組合,為AI SoC客戶提供高帶寬、低延遲且靈活可靠的die-to-die(D2D)互聯(lián)解決方案。
奎芯科技 32Gbps UCIe DATA0~15/VLD/TRK/CMN實測眼圖
隨著人工智能進入大模型時代,算力的邊界正被不斷突破。GPT-4、Gemini、Claude等多模態(tài)AI模型已邁入萬億參數(shù)量級,對芯片性能、內(nèi)存帶寬、系統(tǒng)結(jié)構(gòu)都提出了前所未有的挑戰(zhàn)。而真正拖慢AI系統(tǒng)效率的,不再是算力本身,而是芯片間的互聯(lián)瓶頸。
Meta數(shù)據(jù)顯示,約40%的數(shù)據(jù)中心運行時間浪費在數(shù)據(jù)等待和傳輸中,不是在“計算”,而是在“等數(shù)據(jù)”。在這樣的背景下,芯片互連技術(shù)已成為影響AI算力效率的決定性因素。
數(shù)據(jù)中心數(shù)據(jù)停留時間約 40% 被浪費在網(wǎng)絡中(數(shù)據(jù)來源:Meta)
從大芯片到小芯片:Chiplet架構(gòu)成為算力時代新共識
傳統(tǒng)SoC(片上系統(tǒng))集成方式,因光刻工藝極限和良率問題,已難以繼續(xù)無限擴大芯片面積。隨著先進工藝的成本上升,設計風險和開發(fā)周期也水漲船高。越來越多的芯片設計公司開始轉(zhuǎn)向Chiplet架構(gòu) —— 將功能模塊分拆為多個小芯片(Chiplet),通過高速互連集成成系統(tǒng),既可復用已有IP,又能選擇最優(yōu)工藝節(jié)點進行布局優(yōu)化。
這一變化帶來了新的技術(shù)核心:“如何在Chiplet之間實現(xiàn)低延遲、高帶寬、低功耗、可標準化的互連?”
UCIe:下一代AI SoC的互連標準
Universal Chiplet Interconnect Express(UCIe)作為開放的芯粒互連協(xié)議,由Intel主導,并獲得TSMC、Samsung、AMD、Google等主流芯片大廠支持,正在成為AI芯片時代最主流的Die-to-Die互連標準。
UCIe的優(yōu)勢在于其開放生態(tài)、封裝適應性強、易于集成,為不同芯粒之間的高效互連提供了統(tǒng)一接口,顯著降低異構(gòu)集成的技術(shù)門檻,助力產(chǎn)業(yè)協(xié)作與供應鏈標準化。同時,UCIe兼容多種封裝形式,適用于從先進封裝到標準基板的多樣系統(tǒng)設計,在功耗、成本與系統(tǒng)靈活性之間提供了良好平衡。
對比NVIDIA的NVLink、自研高速定制互連等封閉協(xié)議,UCIe代表的是未來“去中心化+異廠協(xié)同”的互連范式。
奎芯科技:業(yè)界領先的UCIe接口IP解決方案
面對這一產(chǎn)業(yè)變革,奎芯科技率先推出面向AI/HPC應用場景優(yōu)化的UCIe IP解決方案,不僅遵循標準協(xié)議規(guī)范,更結(jié)合實際需求,在傳輸性能、封裝適配和客戶易集成方面做出系統(tǒng)性提升。奎芯科技UCIe關鍵優(yōu)勢如下:
1. 32Gbps單通道速率,面向未來AI集群帶寬需求
- 支持大模型推理和訓練中的高頻交互;
- 在實際部署中可支撐 >1Tbps 多通道聚合帶寬;
2. 25mm互連距離,拓展Chiplet布局空間
- 滿足主流封裝設計中的跨芯粒傳輸需求;
- 適用于非對稱芯片形態(tài),靈活適配大型SoC架構(gòu)規(guī)劃;
3. 兼容標準基板封裝,降低系統(tǒng)復雜度與成本
- 無需2.5D/3D封裝,有效規(guī)避中介層(interposer)等復雜結(jié)構(gòu)設計帶來的挑戰(zhàn)
- 提升制造良率與供應鏈靈活性,適合量產(chǎn)化導入;
4. Controller + PHY完整IP組合,一站式集成
- 節(jié)省客戶開發(fā)資源,避免多家IP適配帶來的接口不兼容風險;
5. 提供Controller+PHY整體harden服務,同時提供仿真模型參考驗證環(huán)境,降低集成復雜度,縮短客戶設計周期。高可靠性信號完整性/電源完整性設計與驗證
- 全鏈路 SI/PI sign-off,仿真結(jié)果與硅驗證結(jié)果一致性高
- 提供參考封裝設計及SI/PI評審,支持客戶實現(xiàn)從設計到封裝的高可靠性解決方案
當前該方案已在多個AI SoC客戶項目的Die-to-Die互連場景完成部署,同時正與多家新客戶進行前期合作洽談。
連接,正在成為AI芯片的“核心IP”
過去十年,業(yè)界關注的是AI算力本身;未來十年,“如何連接AI算力”將成為競爭焦點??究萍家訳CIe為起點,正構(gòu)建全?;ミB能力,為AI、HPC、邊緣計算等復雜應用場景,提供可靠、可擴展、可落地的芯片互連IP解決方案。