近日，南方科技大學(xué)工學(xué)院國(guó)家示范性微電子學(xué)院潘權(quán)團(tuán)隊(duì)在高速通信與光電集成電路設(shè)計(jì)領(lǐng)域取得進(jìn)展，研究成果有六款芯片，包括一款PAM-4發(fā)射機(jī)芯片、一款PAM-4低失真VCSEL發(fā)射機(jī)、一款單端PAM-4收發(fā)器前端芯片、一款PAM-4單端接收機(jī)前端芯片、一款時(shí)鐘發(fā)生器芯片以及一款無(wú)電感光接收機(jī)芯片，前兩款芯片的相關(guān)論文成果發(fā)表于IEEE Journal of Solid-State Circuits（JSSC），第三款與第四款芯片成果發(fā)表于IEEE Transactions on Circuits and Systems I: Regular Papers（TCAS-I），第五款芯片成果發(fā)表于IEEE Custom Integrated Circuits Conference（CICC），第六款芯片成果發(fā)表于European Solid-State Electronics Research Conference（ESSERC）。JSSC與TCAS-I為集成電路設(shè)計(jì)領(lǐng)域公認(rèn)的國(guó)際頂級(jí)學(xué)術(shù)期刊，CICC與ESSERC則為該領(lǐng)域具有重要影響力的國(guó)際頂級(jí)學(xué)術(shù)會(huì)議，充分展現(xiàn)了潘權(quán)團(tuán)隊(duì)在高速模擬/混合信號(hào)與光電芯片方向的前沿研究實(shí)力與國(guó)際影響力。

具邊沿增強(qiáng)脈沖生成與非對(duì)稱前饋均衡的128 Gb/s PAM-4發(fā)射機(jī)芯片

在云計(jì)算和人工智能應(yīng)用中，需要高性能數(shù)據(jù)中心來(lái)處理和交換海量數(shù)據(jù)。這種不斷增長(zhǎng)的吞吐量需求推動(dòng)了高數(shù)據(jù)速率的有線發(fā)射機(jī)的發(fā)展。

近年來(lái)，有線發(fā)射機(jī)采用PAM-4信令，實(shí)現(xiàn)了超過(guò)100Gb/s的數(shù)據(jù)速率。然而，由于PAM-4信令的中間眼睛和頂部/底部眼睛之間的邊緣過(guò)渡時(shí)間不同，PAM-4信令的眼圖表現(xiàn)出不等的轉(zhuǎn)換沿抖動(dòng)，導(dǎo)致水平眼睛張開(kāi)度降低和信號(hào)完整性惡化。針對(duì)該問(wèn)題，這項(xiàng)工作提出了一種128Gb/s四電平調(diào)制的有線發(fā)射機(jī)來(lái)減輕該信號(hào)完整性問(wèn)題。所提出的預(yù)加重非對(duì)稱分?jǐn)?shù)間隔前饋均衡器處理了PAM-4眼圖中的不等的轉(zhuǎn)換沿抖動(dòng)，并實(shí)現(xiàn)了水平眼寬的拓展。此外，還采用了額外的5抽頭單位間隔前饋均衡器來(lái)提高均衡器的精度。在發(fā)射器輸出驅(qū)動(dòng)級(jí)中，提出的邊緣提升脈沖發(fā)生器提高了帶寬，從而加快了TX輸出信號(hào)的邊緣轉(zhuǎn)換速度。在串化鏈路中，利用鎖存最小化串行器來(lái)優(yōu)化了數(shù)據(jù)路徑的功耗和面積。

論文[1] 圖1(a) 發(fā)射機(jī)芯片架構(gòu)圖, (b) 芯片測(cè)試結(jié)果

(a) (b)

論文[1] 圖2(a) 芯片照片, (b)芯片功耗分布

圖1(a)展示了發(fā)射機(jī)芯片的電路架構(gòu)圖，圖1(b)展示了芯片的測(cè)試結(jié)果。該發(fā)射機(jī)能夠以高達(dá)128Gb/s的數(shù)據(jù)速率進(jìn)行工作，其能效僅為1.5pJ/b。圖2(a)，(b)展示了提出的發(fā)射機(jī)芯片的面積及其功耗分布。

2022級(jí)博士生吳泓志是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的通訊作者，該論文得到了國(guó)家重點(diǎn)研發(fā)計(jì)劃、深圳市科技重大專項(xiàng)以及廣東省重點(diǎn)領(lǐng)域研發(fā)計(jì)劃經(jīng)費(fèi)的支持。

[1] H. Wu et al.,“A 128-Gb/s PAM-4 Transmitter With Edge-Boosting Pulse Generator and Pre-Emphasis Asymmetric Fractional-Spaced FFE in 28-nm CMOS,” IEEE Journal of Solid?State Circuits.

56-Gb/s PAM-4低失真VCSEL發(fā)射機(jī)

此工作基于40-nm CMOS工藝實(shí)現(xiàn)了一款用于驅(qū)動(dòng)VCSEL的發(fā)射機(jī)芯片。芯片基于溫度計(jì)碼架構(gòu)設(shè)計(jì)，通過(guò)分段式調(diào)節(jié)輸出至VCSEL的電信號(hào)的PAM-4子眼的高度、寬度和斜度，補(bǔ)償VCSEL的增益非線性、帶寬非線性和信號(hào)沿非對(duì)稱響應(yīng)三個(gè)非理想特性，實(shí)現(xiàn)低失真的56-Gb/s PAM-4光信號(hào)輸出。測(cè)試結(jié)果顯示，本工作提出的分段非線性補(bǔ)償方案將56-Gb/s PAM-4輸出光信號(hào)的平均子眼高度/寬度和電平不匹配比（RLM）分別提高了14%/12%，并將PAM-4眼圖的水平傾斜度降低了63%。

論文[2] VCSEL發(fā)射機(jī)的架構(gòu)圖和測(cè)試結(jié)果

此工作發(fā)表于2025年IEEE固態(tài)電路期刊（JSSC）和2023年IEEE歐洲固態(tài)電路會(huì)議（ESSCIRC），第一作者為陳福棧博士，潘權(quán)教授和港科大俞捷教授為共同通信作者。

[2] F. Chen, C. Zhang, L. Wang, Q. Pan and C. P. Yue, "A 56-Gb/s PAM-4 VCSEL Transmitter With Piecewise Compensation Scheme in 40-nm CMOS," IEEE Journal of Solid-State Circuits, Early Access, DOI: 10.1109/JSSC.2025.3552590.

論文鏈接：https://ieeexplore.ieee.org/abstract/document/10960651

一種用于長(zhǎng)距離鏈路擴(kuò)展的 112Gb/s 單端 PAM-4 收發(fā)器前端

隨著全球互聯(lián)網(wǎng)流量的急劇增長(zhǎng)，有線收發(fā)器（TRXs）需要更高的每通道數(shù)據(jù)速率。受無(wú)源鏈路的限制，特別是連接器和封裝的帶寬限制，傳統(tǒng)的差分的PAM-4方案可能無(wú)法同時(shí)兼顧長(zhǎng)距離鏈路和高密度高速傳輸。高速單端信令方案應(yīng)運(yùn)而生，單端信令可以顯著提高I/Os的密度，從而有效地降低芯片封裝和通信設(shè)備面板的復(fù)雜性。然而，實(shí)現(xiàn)多通道單端高速信令傳輸?shù)脑O(shè)計(jì)需要克服很多困難：1.高性能單轉(zhuǎn)雙（S2D）與雙轉(zhuǎn)單（D2S），2.重?fù)p補(bǔ)償，3.低功耗高密度。本文提出了一種基于130nm SiGe BiCMOS的支持PAM-4數(shù)據(jù)的小面積和低功耗的單端 TRX 前端，傳輸數(shù)據(jù)速率可達(dá)112 Gb/s。此收發(fā)機(jī)前端基于新型的負(fù)電容構(gòu)造、不對(duì)稱電感補(bǔ)償、群延遲失配校準(zhǔn)和電感復(fù)用技術(shù)，實(shí)現(xiàn)了20 dB的高頻均衡能力，1.81 pJ/bit的能量效率，以及高性能的D2S-S2D轉(zhuǎn)換，適用于400G以上的長(zhǎng)距離多通道高密擴(kuò)展模塊。

論文[3] 單端高速信令架構(gòu)和單端收發(fā)前端的原理框圖

論文[3] 頻域時(shí)域的測(cè)試結(jié)果

南方科技大學(xué)的2022級(jí)博士生羅雄師為本論文第一作者，潘權(quán)教授為通訊作者，南方科技大學(xué)為論文第一單位。本工作得到了國(guó)家自然科學(xué)基金、國(guó)家重點(diǎn)研發(fā)計(jì)劃的支持。

[3] X. Luo et al.,“A 112-Gb/s Single-Ended PAM-4 Transceiver Front-End for Reach Extension in Long-Reach Link,” IEEE Transactions on Circuits and Systems I: Regular Papers.

具有串?dāng)_消除和信號(hào)再利用的2×80 Gb/s PAM-4單端接收機(jī)前端

隨著數(shù)據(jù)中心的吞吐量持續(xù)增長(zhǎng)，電氣通道速率平均每3.9年翻一倍，預(yù)計(jì)在2026年將達(dá)到200Gb/s/lane的速率需求。因此，每條通道的帶寬成為系統(tǒng)的性能瓶頸?？紤]到目前的封裝和工藝限制，這對(duì)通信系統(tǒng)帶來(lái)了巨大挑戰(zhàn)?；谠摫尘跋拢谝粚?duì)差分線中采用高速單端傳輸可以在相同數(shù)據(jù)率下將系統(tǒng)帶寬減半或者在相同的信道帶寬下將吞吐量翻倍，同時(shí)能實(shí)現(xiàn)100%的高引腳效率。然而，高密單端傳輸會(huì)使I/O更容易受到相鄰信道串?dāng)_的影響，尤其是背板鏈路連接器中微帶線引入的遠(yuǎn)端串?dāng)_。本文提出了一款基于TAS-TIS架構(gòu)具有串?dāng)_消除和信號(hào)再利用的2×80 Gb/s PAM-4單端接收機(jī)前端。為了實(shí)現(xiàn)更精確的遠(yuǎn)端串?dāng)_消除，在平衡微分器中提出了一種共模增益一致技術(shù)。為了保證高頻能量提取效率，在TAS-TIS架構(gòu)中提出了Gm倍增技術(shù)來(lái)改善有限電源電壓下加法器的帶寬，增益和群時(shí)延響應(yīng)。此外，采用基于電流鏡的高能效CTLE能提供靈活的低/中/高頻補(bǔ)償，最終在一對(duì)具有13 dB@20 GHz和28 dB@ 28GHz單端損耗的信道上以0.83 pJ/b的能效下實(shí)現(xiàn)了2×80Gb/s PAM-4以及1.19 pJ/b的能效下實(shí)現(xiàn)了2×56Gb/s NRZ的數(shù)據(jù)率。

論文[4] 背板應(yīng)用場(chǎng)景和單端接收機(jī)前端的原理框圖（上）時(shí)域的測(cè)試結(jié)果（下）

南方科技大學(xué)的2022級(jí)碩士生張陽(yáng)奕為本論文第一作者，潘權(quán)教授為通訊作者。本工作得到了國(guó)家自然科學(xué)基金、國(guó)家重點(diǎn)研發(fā)計(jì)劃的支持。

[4] Y. Zhang et al.,“A 2×80 Gb/s Single-Ended TAS-TIS PAM-4 Receiver Front-End With Crosstalk Cancellation and Signal Reutilization in 28-nm CMOS,” IEEE Transactions on Circuits and Systems I: Regular Papers.

適用于高速互連的混合注入鎖定八相時(shí)鐘發(fā)生器芯片

隨著數(shù)據(jù)吞吐需求的不斷增長(zhǎng)，高速、低功耗的有線收發(fā)器成為行業(yè)研發(fā)重點(diǎn)，而高精度寬帶多相信號(hào)時(shí)鐘生成器（MPCG）是實(shí)現(xiàn)這一目標(biāo)的核心電路。近日，本工作提出一種基于混合注入鎖定的寬帶低噪聲多相時(shí)鐘生成器，顯著擴(kuò)展了工作范圍并優(yōu)化了抖動(dòng)性能。

傳統(tǒng)多相信號(hào)注入鎖定技術(shù)常面臨注入精度和鎖定范圍之間的權(quán)衡，尤其受限于延遲鎖定環(huán)（DLL）的工作范圍，導(dǎo)致系統(tǒng)在高頻條件下易失鎖，限制了多速率收發(fā)器的適配性。針對(duì)這一瓶頸，該團(tuán)隊(duì)提出“混合注入鎖定（HIL）”方案，通過(guò)引入快速調(diào)諧環(huán)（FTL）實(shí)現(xiàn)自動(dòng)模式切換，當(dāng)DLL無(wú)法鎖定時(shí)，電路自動(dòng)轉(zhuǎn)入兩相注入模式，打破了傳統(tǒng)設(shè)計(jì)中工作范圍依賴DLL的限制。

此外，該設(shè)計(jì)還創(chuàng)新性引入自適應(yīng)失配補(bǔ)償（AMC）技術(shù)，解決電壓控制延遲鏈（VCDL）與振蕩器（ROSC）在PVT變化下的頻率失配問(wèn)題，避免因電流不一致導(dǎo)致的相位噪聲劣化。AMC通過(guò)補(bǔ)償電流調(diào)節(jié)，有效提高噪聲抑制帶寬，其性能領(lǐng)先同類方案。

該電路采兼具能效和小型化優(yōu)勢(shì)，為未來(lái)多速率、高能效的高速有線互連系統(tǒng)提供了重要技術(shù)支撐，尤其適用于AI計(jì)算和高性能服務(wù)器等高帶寬場(chǎng)景。

(a)

論文[5] 圖1 (a) 時(shí)鐘芯片架構(gòu)圖

(b)

論文[5] 圖1 (b) 芯片測(cè)試結(jié)果

(a) (b)

論文[5] 圖2(a) 芯片照片, (b)芯片功耗分布

圖1(a)展示了時(shí)鐘芯片的電路架構(gòu)圖，圖1(b)展示了芯片的測(cè)試結(jié)果。該時(shí)鐘芯片能夠在0.3-10.1GHz頻率范圍進(jìn)行工作，其中8GHz的時(shí)鐘信號(hào)輸出抖動(dòng)僅為33.8fsRMS，全頻帶內(nèi)的相位誤差小于0.45°，其功耗僅有14.8mW。圖2(a)，(b)展示了提出的時(shí)鐘芯片的面積及其功耗分布。

2022級(jí)博士生吳泓志是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的通訊作者，該論文得到了國(guó)家自然科學(xué)基金和深圳市科技重大專項(xiàng)經(jīng)費(fèi)的支持。

[5] H. Wu et al.,“A 0.3-to-10.1 GHz 33.8fsRMS-Jitter Hybrid Injection-Locked Eight-Phase Clock Generator with Adaptive Mismatch Cancellation Technique for High-Speed Links in 28nm CMOS,” IEEE Custom Integrated Circuits Conference.

論文鏈接：https://ieeexplore.ieee.org/abstract/document/10983468

20-56Gb/s無(wú)電感光接收機(jī)

論文[6] 芯片照片（上）

論文[6] 測(cè)試環(huán)境（下）

論文[6] 光接收機(jī)在56Gb/s速率的誤碼率

人工智能和機(jī)器學(xué)習(xí)的快速發(fā)展不斷提升了對(duì)數(shù)據(jù)中心計(jì)算能力的需求，基于光信號(hào)的互聯(lián)可以實(shí)現(xiàn)將幾米至幾十米距離的服務(wù)器進(jìn)行連接，實(shí)現(xiàn)分布式計(jì)算的需求。基于NRZ信號(hào)的光互連具有低誤碼率（BER）、低延遲和高帶寬密度等優(yōu)勢(shì)而備受青睞。然而，為了進(jìn)一步提升帶寬密度，需要盡可能提升數(shù)據(jù)傳輸?shù)乃俾屎蜏p小芯片的面積。因此，本文提出了一種無(wú)電感的光接收機(jī)，實(shí)現(xiàn)了面積的最小化；同時(shí)，接收機(jī)采用了八分之一速率架構(gòu)預(yù)判式判決反饋均衡器以進(jìn)一步提升接收機(jī)的數(shù)據(jù)率。該接收機(jī)實(shí)現(xiàn)了20–56Gb/s的光速率和20-72Gb/s的電速率，在56Gb/s下達(dá)到1.9pJ/b的能效，并具有僅0.019mm2的緊湊面積，其數(shù)據(jù)率與面積在28nm平面工藝下具有顯著優(yōu)勢(shì)。

南方科技大學(xué)的2021級(jí)博士生程旭旭以及2022級(jí)博士生吳泓志為本論文第一作者，潘權(quán)教授為通訊作者。