根據(jù)國際器件與系統(tǒng)路線圖（IRDS2023）顯示，在集成電路邏輯技術(shù)領(lǐng)域，互補場效晶體管（CFET）被公認(rèn)為FinFET和水平GAA之后的新一代晶體管架構(gòu)。CFET技術(shù)創(chuàng)新性地將NMOS與PMOS器件垂直堆疊，徹底改變了傳統(tǒng)平面工藝或FinFET/GAA的水平布局模式，從而在更為緊湊的空間內(nèi)實現(xiàn)更高集成密度和性能優(yōu)勢。
近期，微電子所基于自主研發(fā)的垂直溝道技術(shù)，成功研制出一種單片集成的互補垂直溝道晶體管結(jié)構(gòu)（CVFET）。該結(jié)構(gòu)采用與CMOS制造工藝完全兼容的雙側(cè)面技術(shù)，通過精確控制的兩步外延工藝分別調(diào)控納米片溝道厚度和柵極長度，實現(xiàn)了n型和p型納米片晶體管的上下堆疊與自對準(zhǔn)一體化集成。
電學(xué)性能測試顯示，該器件上下層（NMOS/PMOS）的亞閾值擺幅（SS）分別達到69 mV/dec和72 mV/dec，漏致勢壘降低（DIBL）分別為12 mV/V和18 mV/V，電流開關(guān)比（Ion/Ioff）分別高達3.1×10^6和5.4×10^6。其CMOS反相器成功實現(xiàn)了信號相位反轉(zhuǎn)功能，在1.2 V電源電壓（VDD）下，反相器增益達13 V/V；在0.8 V工作電壓下，高電平噪聲容限（NMH）和低電平噪聲容限（NML）分別為0.343 V和0.245 V。
該研究成果以"Complementary Vertical FETs (CVFETs) Enabled by a Novel Dual-Side Process"（DOI. 10.1109/LED.2025.3587989）為題，將于2025年7月正式發(fā)表在 IEEE Electron Device Letters期刊上。這項突破性研究獲得了國家自然科學(xué)基金、中國科學(xué)院戰(zhàn)略性先導(dǎo)專項（A類）等項目的大力支持。
論文鏈接：https://ieeexplore.ieee.org/document/11077411
圖1：(a) 單片集成CVFET器件結(jié)構(gòu)圖； (b) 單片集成CVFET器件的TEM截面圖和（c-f）EDX元素分布圖
圖2：（a）單片集成CVFET器件中NMOS和PMOS器件的Id-Vg轉(zhuǎn)移特性曲線; （b）CVFET反相器電壓傳輸特性；（c）在VDD=0.8 V下，反相器的噪聲容限值
表一 CVFET與CFET技術(shù)對比
